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伟德福思文化传播休假活动_西数宣布基于RISC-V的SweRV新内核设计

海上皇宫网上娱乐 - 来源: 互联网  2020-01-11 16:09:59

伟德福思文化传播休假活动_西数宣布基于RISC-V的SweRV新内核设计

伟德福思文化传播休假活动,西部数据(wd)刚刚为自家 swerv 微控制器 cpu 产品组合增加了两位新成员,分别是 swerv core eh1 和 swerv core el2 。与前代产品一样,该公司向行业免费提供了寄存器传送级(rtl)设计抽象,推出了首个基于以太网协议的 omnixtend 缓存一致性存储器的硬件参考设计,并将对架构的管理和支持转移给了 chips alliance 。

(来自:wd,viaanandtech)

据悉,swerv core eh2 似乎用于微控制器的 32-bit 有序内核,使用 9 级流水线 @ 2 路超标量设计,并支持同时多线程。

简而言之,eh2 就是去年推出的 eh1 的性能增强版本,支持 smt、使用台积电的 16nm finfet 工艺打造,以实现最佳的 ppa(功率、性能和面积)效率。

swerv core eh2 仍将用到与 eh1 相同的领域,比如 ssd的主控上。基于西数自家的仿真结果,eh2 内核可带来 6.3 coremark / mhz 的性能表现,高于 eh1 的 4.9 coremark / mhz 。

eh2 的尺寸(基于 16nm 制程)仅为 0.067 平方毫米,较 eh1 的 0.11 平方毫米(基于 28nm 制程)改进显著。

相比之下,swerv core el2 旨在小型化,以替代控制器 soc 中必须尽可能小的顺序逻辑和状态机。

el2 本身是个 32-bit 有序内核,采用 1 路标量和四级流水线设计。西数表示将 el2 的内核面积为 0.023 平方毫米,可带来 3.6 coremarks / mhz 的性能。

上述三种 swerv 内核都将在不久的将来,用于西数的各种产品中。同时,该公司还希望它们能造福和丰富 risc-v 生态系统。

同时,西数展示了自家首款基于以太网兼容结构协议的 omnixtend 缓存一致性存储器的硬件参考设计,以方便芯片开发人员将之嵌入各自的设计中。

最初,该体系结构将被用于连接至 cpu 的持久性内存,但也可以集成到 gpu、fpga、机器学习加速器等组件中。感兴趣的朋友可从 chips alliance 那里获得,且后者还将负责 omnixtend 协议的进一步开发。

 


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